图 8(5)、(6)、(7)所示的正相内部节点 D1、D2、D3的逻辑电平为 D1= 1、D2= 0、D3= 0。
図8(5)(6)(7)に示す正相内部ノードD1,D2,D3の論理レベルは、D1=1,D2=0,D3=0である。 - 中国語 特許翻訳例文集
图 24(5)、(6)、(7)所示的正相内部节点 D1、D2、D3的逻辑电平是 D1= 1、D2= 0、D3= 0。
図24(5)(6)(7)に示す正相内部ノードD1,D2,D3の論理レベルは、D1=1,D2=0,D3=0である。 - 中国語 特許翻訳例文集
此时,由于 PMOS晶体管 54、55导通,因此差动放大电路 45a、45b、45c的正相内部节点 D1、D2、D3和反相内部节点 /D1、/D2、/D3连接着数据线 10、基准电压线 Vref1、Vref2、Vref3中所对应的基准电压线。
このとき、PMOSトランジスタ54,55がオンしているので、差動増幅回路45a,45b,45cの正相内部ノードD1,D2,D3、および逆相内部ノード/D1,/D2,/D3は、データ線10、基準電圧線Vref1,Vref2,Vref3の対応するものが接続される。 - 中国語 特許翻訳例文集