【図59】デコーダモデルの出力を合成し、3D-LR方式で出力するための回路構成を示す。
图 59表示用来将解码器模型的输出合成、以 3D-LR方式输出的电路结构。 - 中国語 特許翻訳例文集
【図60】デコーダモデルの出力を合成し、1plane+Offsetモード方式で出力するための回路構成を示している。
图 60表示用来将解码器模型的输出合成、以 1plane+Offset模式方式输出的电路结构。 - 中国語 特許翻訳例文集
図6及び図7では、各画素の構成と画素信号の読み出し構成を示し、図6は、画素アレイの具体例を示す回路構成図、図7は、各画素の構造モデル例を示す断面構造図である。
在图 6和图 7中,将描述像素之一的配置和用于读取像素信号的配置。 图 6是图示像素阵列的电路配置的图。 - 中国語 特許翻訳例文集